UNIVAC LARC

UNIVAC LARC, abreviatura de Livermore Advanced Research Computer, es una computadora central diseñada según un requisito publicado por Edward Teller para ejecutar simulaciones hidrodinámicas de armas nucleares. diseño. Fue una de las primeras supercomputadoras.

LARC admitía multiprocesamiento con dos CPU (llamadas computadoras) y un procesador de entrada/salida (E/S) (llamado procesador). Se construyeron dos máquinas LARC, la primera entregada a Livermore en junio de 1960 y la segunda al David Taylor Model Basin de la Marina. Ambos ejemplos tenían solo una Computadora, por lo que nunca se construyó ningún LARC multiprocesador.

Las CPU de LARC pudieron realizar sumas en aproximadamente 4 microsegundos, lo que corresponde a una velocidad de aproximadamente 250 kIPS. Esto la convirtió en la computadora más rápida del mundo hasta 1962, cuando la IBM 7030 se llevó el título. El 7030 comenzó como la entrada de IBM al concurso LARC, pero Teller eligió el Univac más simple en lugar del diseño más arriesgado de IBM.

Descripción

El LARC era una computadora central decimal con 60 bits por palabra. Utilizaba aritmética decimal codificada biquinaria con cinco bits por dígito (ver más abajo), lo que permitía números con signo de 11 dígitos. Las instrucciones tenían 60 bits, uno por palabra. La configuración básica tenía 26 registros de propósito general, que podían ampliarse a 99. Los registros de propósito general tenían un tiempo de acceso de un microsegundo.

LARC pesaba alrededor de 115 000 libras (58 toneladas cortas; 52 t).

La configuración básica tenía una Computadora y LARC se podía expandir a un multiprocesador con una segunda Computadora.

El Procesador es una CPU independiente (con un conjunto de instrucciones diferente al de las Computadoras) y proporciona control de 12 a 24 unidades de almacenamiento de tambor magnético, de cuatro a cuarenta UNISERVO II, dos grabadoras de páginas electrónicas (una cámara de película de 35 mm frente a un tubo de rayos catódicos), una o dos impresoras de alta velocidad y un lector de tarjetas perforadas de alta velocidad.

El LARC utilizó bancos de memoria centrales de 2500 palabras cada uno, albergando cuatro bancos por gabinete de memoria. La configuración básica tenía ocho bancos de núcleo (dos gabinetes), 20.000 palabras. La memoria se podría ampliar hasta un máximo de 39 bancos de núcleo (diez gabinetes con un banco vacío), 97.500 palabras. La memoria central tenía un bit de paridad en cada dígito para comprobar errores, lo que daba como resultado 60 bits por palabra de memoria. La memoria central tuvo un tiempo de acceso de 8 microsegundos y un tiempo de ciclo de 4 microsegundos. Cada banco operaba de forma independiente y podía iniciar un nuevo acceso en cualquier ciclo de 4 microsegundos cuando aún no estaba ocupado. Intercalando adecuadamente los accesos a diferentes bancos, la memoria podría mantener un tiempo de acceso efectivo de 4 microsegundos en cada acceso (por ejemplo, acceso a instrucciones en un banco y datos en otro).

El bus de transferencia de datos que conecta las dos Computadoras y el Procesador a la memoria central se multiplexó para maximizar el rendimiento; cada ciclo de bus de 4 microsegundos se dividió en ocho intervalos de tiempo de 500 nanosegundos:

1. Procesador - instrucciones y datos
2. Computadora 1 - instrucciones
3. Computadora 2 - datos
4. I/O DMA Sincronizador - datos
5. No se utiliza
6. Computadora 2 - instrucciones
7. Computadora 1 - datos
8. I/O DMA Sincronizador - datos

El sistema de memoria central aplica un sistema de interbloqueos y prioridades para evitar el acceso simultáneo al mismo banco de memoria por parte de múltiples secciones del sistema (la computadora, el procesador, y Sincronizadores DMA de E/S) sin conflictos ni interbloqueos. Un banco de memoria no está disponible durante un ciclo de 4 microsegundos después de haber sido direccionado por cualquier sección del sistema. Si otra sección intenta acceder al mismo banco de memoria durante este tiempo, se bloquea y debe esperar y volver a intentarlo en el siguiente ciclo de 4 microsegundos. Para evitar interbloqueos y tiempos de espera en el sistema de E/S, se aplican las siguientes prioridades:

1. I/O DMA Sincronizador - más alto
2. Procesador
3. Computadoras - menor

Si una sección de mayor prioridad se bloquea en un ciclo de 4 microsegundos, cuando vuelve a intentarlo en el siguiente ciclo de 4 microsegundos, se impide que todas las secciones de menor prioridad comiencen un nuevo ciclo en ese banco de memoria hasta que se bloquee la sección de mayor prioridad. -El tramo prioritario ha completado su acceso.

Las computadoras del LARC escribieron listas de Órdenes resumidas en la memoria para que el Procesador las lea e interprete mediante el Programa de control del procesador (escrito y proporcionado por UNIVAC con cada sistema), para solicitar las E/S necesarias.

El LARC se construyó utilizando transistores de barrera de superficie, que ya estaban obsoletos cuando se entregó el primer sistema. El LARC era una computadora muy rápida para su época. Su tiempo de suma fue de 4 microsegundos, el tiempo de multiplicación fue de 8 microsegundos y el tiempo de división fue de 28 microsegundos. Fue la computadora más rápida en 1960-1961, hasta que la IBM 7030 se llevó el título.

Código numérico LARC de un dígito

En el código biquinario básico de cinco bits de UNIVAC-LARC, se permiten 15 combinaciones, cualquiera de las cuales puede almacenarse en cualquier posición de dígito en el almacenamiento.