UltraSPARC III

El UltraSPARC III, cuyo nombre en código es "Cheetah", es un microprocesador que implementa la arquitectura de conjunto de instrucciones (ISA) SPARC V9, desarrollada por Sun Microsystems y fabricada por Texas Instruments. Se lanzó en 2001 y opera entre 600 y 900 MHz. Fue reemplazado por el UltraSPARC IV en 2004. Gary Lauterbach fue el arquitecto principal.Cuando se presentó en el Foro de Microprocesadores de 1997, la fecha probable de lanzamiento del UltraSPARC III era 1999, y habría competido con el Alpha 21264 de Digital Equipment Corporation y el Itanium (Merced) de Intel. Esto no sucedió, ya que se retrasó hasta 2001. A pesar de su retraso, recibió el Premio de los Analistas al Mejor Procesador para Servidor/Estación de Trabajo de 2001, otorgado por Microprocessor Report, por sus funciones de multiprocesamiento.El UltraSPARC III es un microprocesador superescalar en orden. Fue diseñado para el multiprocesamiento de memoria compartida y cuenta con varias características que contribuyen a lograrlo: un controlador de memoria integrado y un bus de multiprocesamiento dedicado.Extrae hasta cuatro instrucciones por ciclo de la caché de instrucciones. Las instrucciones decodificadas se envían a una unidad de despacho con un máximo de seis instrucciones a la vez. La unidad de despacho emite las instrucciones a las unidades de ejecución correspondientes según la disponibilidad de operandos y recursos. Los recursos de ejecución consistían en dos unidades aritmético-lógicas (ALU), una unidad de carga y almacenamiento, y dos unidades de coma flotante. Una de las ALU solo puede ejecutar instrucciones simples de enteros y cargas. Las dos unidades de coma flotante tampoco son iguales. Una solo puede ejecutar instrucciones simples como sumas, mientras que la otra ejecuta multiplicaciones, divisiones y raíces cuadradas.El UltraSPARC III cuenta con cachés primarias de instrucciones y datos divididas. La caché de instrucciones tiene una capacidad de 32 KB. La caché de datos tiene una capacidad de 64 KB y es asociativa por conjuntos de cuatro vías con una línea de caché de 32 bytes. La caché L2 externa tiene una capacidad máxima de 8 MB. Se accede a ella mediante un bus dedicado de 256 bits que opera a una velocidad de hasta 200 MHz para un ancho de banda máximo de 6,4 GB/s. La caché está construida con una memoria de acceso aleatorio estática síncrona con frecuencias de reloj de hasta 200 MHz. Las etiquetas de la caché L2 están ubicadas en la matriz para permitir su sincronización a la frecuencia de reloj del microprocesador. Esto aumenta el ancho de banda para acceder a las etiquetas de la caché, lo que permite al UltraSPARC escalar fácilmente a frecuencias de reloj más altas. Parte del aumento del ancho de banda de las etiquetas de caché se utiliza para el tráfico de coherencia de caché, necesario en los sistemas multiprocesador para los que está diseñado el UltraSPARC III. Dado que la capacidad máxima de la caché L2 es de 8 MB, las etiquetas de caché L2 tienen un tamaño de 90 KB.La interfaz externa consta de un bus de datos de 128 bits y un bus de direcciones de 43 bits que opera a 150 MHz. El bus de datos no se utiliza para acceder a la memoria, sino a la memoria de otros microprocesadores y a los dispositivos de E/S compartidos.El UltraSPARC cuenta con un controlador de memoria integrado e implementa un bus dedicado de 128 bits a 150 MHz para acceder a hasta 4 GB de memoria local. El controlador de memoria integrado se utiliza para reducir la latencia y, por lo tanto, mejorar el rendimiento, a diferencia de otros microprocesadores UltraSPARC que utilizan esta función para reducir costes.

El UltraSPARC III constaba de 16 millones de transistores, de los cuales el 75 % se encontraba en cachés y etiquetas. Fue fabricado inicialmente por Texas Instruments mediante su proceso C07a, un proceso de semiconductor de óxido metálico complementario (CMOS) con un tamaño de característica de 0,18 μm y seis niveles de interconexión de aluminio. En 2001, se fabricó mediante un proceso de 0,13 μm con interconexiones de aluminio. Esto le permitió operar a una frecuencia de 750 a 900 MHz. El chip está encapsulado mediante el método de Conexión de Chip por Colapso Controlado (CCTC) y es el primer microprocesador de Sun en hacerlo. A diferencia de la mayoría de los microprocesadores unidos de esta manera, la mayoría de las protuberancias de soldadura se ubican en un anillo periférico en lugar de distribuirse por todo el chip. Estaba encapsulado en un encapsulado de matriz de rejilla de tierras (LGA) de 1368 pads.El UltraSPARC III Cu, cuyo nombre en código es "Cheetah+", es un desarrollo posterior del UltraSPARC III original, que operaba a frecuencias de reloj más altas, de 1002 a 1200 MHz. Tiene un tamaño de chip de 232 mm² y fue fabricado por Texas Instruments mediante un proceso CMOS de metalización de cobre de 7 capas de 0,13 μm. Se encapsulaba en un encapsulado LGA cerámico de 1368 almohadillas.El UltraSPARC IIIi, cuyo nombre en código es "Jalapeño", es un derivado del UltraSPARC III para estaciones de trabajo y servidores de gama baja (de uno a cuatro procesadores), presentado en 2003. Opera entre 1064 y 1593 MHz, cuenta con una caché L2 integrada y un controlador de memoria integrado, y es capaz de multiprocesamiento de cuatro vías con un bus de sistema sin pegamento optimizado para esta función. Contiene 87,5 millones de transistores y tiene una matriz de 178,5 mm². Fue fabricado por Texas Instruments mediante un proceso CMOS de metal (cobre) de siete capas de 0,13 μm con dieléctrico de baja k.El UltraSPARC IIIi cuenta con una caché L2 unificada de 1 MB que opera a la mitad de la frecuencia de reloj del microprocesador. Por lo tanto, presenta una latencia de seis ciclos y un rendimiento de dos ciclos. La carga para usar la latencia es de 15 ciclos. El almacén de etiquetas está protegido por paridad y los datos por ECC. Por cada línea de caché de 64 bytes, hay 36 bits ECC, lo que permite la corrección de errores de un bit y la detección de cualquier error dentro de un rango de cuatro bits. La caché es asociativa por conjuntos de cuatro vías, tiene un tamaño de línea de 64 bytes y está indexada y etiquetada físicamente. Utiliza una celda SRAM de 2,76 μm² y consta de 63 millones de transistores.El controlador de memoria integrado admite de 256 MB a 16 GB de SDRAM DDR-I de 133 MHz. Se accede a la memoria mediante un bus de memoria de 137 bits, de los cuales 128 bits son para datos y 9 para ECC. El bus de memoria tiene un ancho de banda máximo de 4,2 GB/s. El microprocesador fue diseñado para admitir multiprocesamiento de cuatro vías. Jbus se utiliza para conectar hasta cuatro microprocesadores. Es un bus multiplexado de direcciones y datos de 128 bits que opera a la mitad o un tercio de la frecuencia de reloj del microprocesador.El UltraSPARC IIIi+, cuyo nombre en código era "Serrano", fue una evolución del UltraSPARC IIIi. Su lanzamiento estaba previsto para la segunda mitad de 2005, pero se canceló ese mismo año en favor del UltraSPARC IV+, el UltraSPARC T1 y el UltraSPARC T2. Su cancelación no se conoció hasta el 31 de agosto de 2006. Entre las mejoras se encontraban frecuencias de reloj más altas, en el rango de los 2 GHz, una caché L2 integrada de mayor tamaño (4 MB), compatibilidad con SDRAM DDR-333 y un nuevo proceso de 90 nm.La familia de procesadores UltraSPARC III fue reemplazada por la serie UltraSPARC IV.El UltraSPARC IV combinaba dos núcleos UltraSPARC III en una sola pieza de silicio y ofrecía velocidades de reloj más altas. El encapsulado de la CPU era prácticamente idéntico, con la diferencia de un solo pin, lo que simplificaba la fabricación de la placa y el diseño del sistema. Algunos sistemas que utilizaban procesadores UltraSPARC III podían admitir actualizaciones de la placa de la CPU UltraSPARC IV.

• Konstadinidis, Georgios K. et al. (2002). "Aplicación de un microprocesador de 64 bits de tercera generación 1.1-GHz". IEEE Journal of Solid-State Circuits, Volumen 37, Número 11.
• Song, Peter (27 de octubre de 1997). "UltraSparc-3 Objetivos en servidores MP". Microprocesador Informe.
• Vance, Ashlee (31 de agosto de 2006). "Sun mata mucho retardado el chip UltraSPARC IIIi+". El Registro.
• "UltraSPARC III Cu Processor"

• Fireplane